【儀表網(wǎng) 產(chǎn)業(yè)報道】2月16日-20日，第72屆國際固態(tài)電路會議(IEEE International Solid-State Circuits Conference, ISSCC)在美國舊金山召開，集成電路科學(xué)與工程學(xué)院模擬與混合信號電路研究組在該會議上發(fā)表2篇學(xué)術(shù)論文。研究內(nèi)容涉及模數(shù)轉(zhuǎn)換器(ADC)和時鐘參考源芯片。
 

　　論文一：A Fully Dynamic Noise-Shaping SAR ADC Achieving 120dB SNDR and 189dB FoMs in 1kHz BW.
 

　　該工作發(fā)表于2025年ISSCC會議的Noise-shaping and SAR-based ADCs分會場。集成電路學(xué)院2023級碩士生趙晗和2022級直博生張煊昊為論文共同第一作者，通訊作者為劉佳欣特聘研究員，電子科技大學(xué)為論文第一單位。
 

　　微瓦級功耗和千赫茲量級帶寬的高分辨率ADC在便攜式儀器、植入式設(shè)備和智能傳感器中有著廣泛的應(yīng)用。面對此類需求，研究團(tuán)隊(duì)提出了一系列創(chuàng)新措施，研制出一款全動態(tài)工作的低功耗高精度噪聲整形ADC芯片。該芯片采用動態(tài)原件匹配和誤差反饋混合的失配誤差整形方法，高效解決了DAC失配的問題；采用基于三電平開關(guān)策略的動態(tài)原件匹配技術(shù)，在解決電容失配的同時，將功耗降低了一半；采用基于懸浮放大器的積分器實(shí)現(xiàn)了全動態(tài)操作，消除了靜態(tài)功耗；采用全局?jǐn)夭夹g(shù)抑制低頻噪聲并進(jìn)一步改善線性度。該ADC芯片實(shí)測達(dá)到了120.6dB的信噪失真比(SNDR)和132dB的無雜散動態(tài)范圍(SFDR)，這兩項(xiàng)指標(biāo)均為目前學(xué)術(shù)界報道的最高水平；芯片整體功耗僅139.1μW，且功耗隨采樣率可等比縮放，Schreier FoM為189dB，達(dá)到了現(xiàn)有ADC芯片中最高的能效優(yōu)值。
 

圖1 ADC系統(tǒng)架構(gòu)圖
 

圖2 ADC芯片照片及其在ADC性能統(tǒng)計圖中的位置
 

　　論文二：A 0.4μW/MHz Reference-Replication-Based RC Oscillator with Path-Delay and Comparator-Offset Cancellation Achieving 9.83ppm/℃ from -40 to 125℃
 

　　該工作發(fā)表于2025年ISSCC會議的Analog Techniques分會場。集成電路學(xué)院2022級博士生劉悅多為論文第一作者，通訊作者為楊世恒研究員，電子科技大學(xué)為論文第一單位。
 

　　該工作研制出一款高精度高魯棒性RC時鐘參考源芯片。創(chuàng)新性地提出了一種基于參考源復(fù)制技術(shù)的比較器失調(diào)與路徑延時消除方案，解決了傳統(tǒng)開環(huán)RC振蕩器溫度與電壓穩(wěn)定性較差的問題；集成動態(tài)功耗調(diào)節(jié)技術(shù)，提升了整體能量效率。該芯片采用65nm CMOS工藝，在0.8V的供電電壓下實(shí)現(xiàn)了高溫度穩(wěn)定性(9.83 ppm/℃)，超低功耗(0.4 µW/MHz)和小面積(0.0085 mm2)。同時達(dá)到了目前RC振蕩器芯片最高的174dB溫度-功耗FoM和285dB功耗-抖動FoM。這一技術(shù)為物聯(lián)網(wǎng)，電子通訊等領(lǐng)域的時鐘芯片提供了新的解決方案。
 

圖3 本研究提出RC振蕩器的工作流程
 

圖4 本研究的芯片圖與面積功耗占比
 

　　國際固態(tài)電路大會(ISSCC)是國際集成電路領(lǐng)域的頂級會議，每年2月中旬在美國舊金山召開，是國際公認(rèn)的規(guī)模最大、最權(quán)威的芯片設(shè)計領(lǐng)域?qū)W術(shù)會議，有著“芯片奧林匹克(Chip Olympic)”的美譽(yù)。歷史上入選ISSCC的論文都代表著當(dāng)前全球頂尖水平，展現(xiàn)出芯片技術(shù)和產(chǎn)業(yè)的發(fā)展趨勢，許多集成電路領(lǐng)域里程碑式的發(fā)明與技術(shù)突破均在該會議首次發(fā)布。