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　　邏輯分析儀自1973年問世以來，在短短幾十年的時間內(nèi)得到了迅速的發(fā)展。傳統(tǒng)邏輯分析儀利用芯片的引腳對信號采樣，并送到顯示部分對系統(tǒng)進行分析，但對于無引腳的封裝類型，傳統(tǒng)邏輯分析儀很難有效的監(jiān)測系統(tǒng)內(nèi)部信號。而在FPGA測試中，嵌入式邏輯分析儀（ELA）的出現(xiàn)解決了內(nèi)部信號的在線調(diào)試問題。ELA綜合了嵌入式技術(shù)和邏輯分析儀技術(shù)，將邏輯分析IP核嵌入到FPGA中，在不引出內(nèi)部信號的情況下即可方便的對系統(tǒng)進行調(diào)試。常用的嵌入式邏輯分析儀有Altera公司的SignalTap II、Xilinx公司的ChipScope Pro以及Lattice公司的ispTRACY等。本文以Altera公司的SignalTap II為例，對嵌入式邏輯分析儀的工作原理及在線調(diào)試進行探討。

ELA的工作原理及特點

　　嵌入式邏輯分析儀的組成框圖如圖1所示，主要分為硬件部分和軟件部分。硬件部分由待測設計（DUT）、嵌入到FPGA中的ELA IP核、RAM存儲單元以及JTAG接口組成；軟件部分由用戶設計軟件和集成在其中的ELA在線調(diào)試軟件組成。ELA的工作原理為：設置ELA在線調(diào)試軟件中需要監(jiān)測的信號、觸發(fā)

邏輯、采樣深度和時鐘信號等各項參數(shù)；把設置好的ELA文件與用戶設計編譯綜合后一起下載到FPGA中；運行ELA，如果滿足觸發(fā)條件，ELA就在時鐘的上升沿對被測信號采樣，并儲存在RAM存儲單元中；當采樣完數(shù)據(jù)，即可通過JTAG接口將數(shù)據(jù)上傳到SignalTap II中進行在線調(diào)試。

 

圖1 嵌入式邏輯分析儀的組成框圖

　　嵌入式邏輯分析儀能夠方便地對設計進行在線調(diào)試，及時發(fā)現(xiàn)系統(tǒng)內(nèi)部所存在的問題，無須對設計文件進行任何修改就可以得到內(nèi)部節(jié)點或者I/O引腳的狀態(tài)。例如，SignalTap II 支持多達1024個通道，采樣深度高達128Kb，時鐘支持超過200MHz，每個分析儀均有10級觸發(fā)輸入/輸出，從而增加了采樣的精度。

ELA在FPGA測試中的應用

　　嵌入式邏輯分析儀在FPGA的測試中應用極為廣泛，能夠?qū)ο到y(tǒng)實時監(jiān)測。本文以交通燈控制器的設計為例，對SignalTap II應用于FPGA的在線調(diào)試進行了探討。設計中所使用的FPGA芯片為Altera公司Cyclone系列中的EP1C12Q240C8，它支持SignalTap II，有12 060個邏輯單元，存儲位的大小為239 616，能夠較好的支持各種復雜的設計。

ELA的應用設計流程如下。

1 Stp文件的創(chuàng)建

　　在交通燈控制器的設計完成并編譯綜合后，即可創(chuàng)建一個SignalTap II文件（stp文件）。通常有兩種方式來建立stp文件，一是直接建立stp文件，并利用SignalTap II Editor配置邏輯分析儀的各項參數(shù)；二是利用MegaWizard Plug-in Manager生成和配置stp文件。相比于第二種方式，*種更為簡單，只需在File中選擇New,單擊Other Files,選擇SignalTap II File即可，如圖2所示。

 

 

圖2 Stp文件的載入

2 ELA的設置

　　將stp文件加入到設計中后，就可以對其進行設置，流程如下。

　?、偬砑颖粶y信號。通過Node Finder中的SignalTap II Filter查找設計中所有預綜合和布局布線后的信號，選擇需要觀察的信號，在本設計中，可以全部選定。

　　②設置采樣時鐘。在設置采樣時鐘時，可以使用其中任何一個信號作為采樣時鐘，但不能用布局布線后的信號，為獲得更準確的采樣數(shù)據(jù)，采樣時鐘應選擇全局時鐘。

　?、鄞_定采樣深度。SignalTap II的采樣深度zui大可達128Kb。在選擇采樣深度時，必須考慮到FPGA的內(nèi)存大小，此處選擇1Kb的采樣深度。

　　④設置緩沖獲得模式。通過設置緩沖獲得模式，用戶可以在SignalTap II觸發(fā)前和觸發(fā)后所捕獲的數(shù)據(jù)量，緩沖獲得模式主要有環(huán)形模式和分段緩沖模式。在此選擇環(huán)形模式的預觸發(fā)位置。

　?、菰O置觸發(fā)條件。SignalTap II支持基本觸發(fā)和觸發(fā)的功能。在基本觸發(fā)中，它支持10級觸發(fā)級數(shù)，對于每一級觸發(fā)，可以根據(jù)設計的需要設置不同的觸發(fā)電平。

　　本設計對SignalTap II的設置如圖3所示，其中采樣深度為1Kb，緩沖獲得模式選擇環(huán)形模式的預觸發(fā)位置，觸發(fā)條件為基本觸發(fā)；此外，采樣時鐘選擇為全局時鐘。這些設置能夠準確地對本設計進行在線調(diào)試，有效地監(jiān)測內(nèi)部信號。

 

 

圖3 SignalTap II設置窗口

3 設計下載

　　當設置完stp文件并編譯綜合后，軟件將ELA IP嵌入設計里面，同設計一起下載到FPGA中。在器件列表中，邏輯分析儀會自動探測編程硬件，如果在保存設

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