實(shí)驗(yàn)箱使用說明

時間：2009-3-11閱讀：866

實(shí)驗(yàn)箱使用說明

GW48EDA系統(tǒng)具備以下特點(diǎn)：
（1）該EDA系統(tǒng)（附圖1-1）設(shè)有通用在系統(tǒng)編程下載ASIC器件，可對Lattice 、Xilinx、Altera、Vantis、Atmel和Cypress六大PLD供應(yīng)商各種isp編程下載方式或現(xiàn)場配置的CPLD/FPGA各系列器件進(jìn)行識別、實(shí)驗(yàn)或開發(fā)。
（2） GW48系統(tǒng)具備對不同芯核電壓（5V、3.3V、1.5V、1.8V）的FPGA/CPLD器件進(jìn)行實(shí)驗(yàn)、開發(fā)和編程下載。
（3） GW48系統(tǒng)采用了“多任務(wù)電路結(jié)構(gòu)重配置”設(shè)計(jì)技術(shù)，基于此原理的電路可通過MCU對I/O口進(jìn)行任意定向設(shè)置和控制，實(shí)現(xiàn)了目標(biāo)芯片與實(shí)驗(yàn)輸入/輸出資源能以多種方式形成結(jié)構(gòu)各異的實(shí)驗(yàn)電路的目的，通過單鍵控制，即可自動連接成不同的實(shí)驗(yàn)電路結(jié)構(gòu)，從而解決了自由插線式實(shí)驗(yàn)方式的電磁兼容性及低速等問題，同時也解決了全連接方式的不靈活性。

1.1 實(shí)驗(yàn)電路結(jié)構(gòu)圖

結(jié)合附圖1-0，以下對實(shí)驗(yàn)電路結(jié)構(gòu)圖中出現(xiàn)的信號資源符號功能作出一些說明：
（1）附圖1-0a是16進(jìn)制7段全譯碼器，它有7位輸出，分別接數(shù)碼管的7個輸入端：a、b、c、d、e、f和g；它的輸入端為D、C、B、A，D為zui高位，A為zui低位。例如，若輸入的口線為PIO19~16，表示PIO19接D、18接C、17接B、16接A。

（2）附圖1-0b是高低電平發(fā)生器，每按鍵一次，輸出電平由高到低，或由低到高變化一次。
（3）附圖1-0c是16進(jìn)制碼發(fā)生器，由對應(yīng)的鍵控制輸出4位2進(jìn)制構(gòu)成的1位16進(jìn)制碼，數(shù)的范圍是“0000”~“1111”，每按鍵一次，輸出遞增1。
（4）直接與7段數(shù)碼管相連的連接方式的設(shè)置是為了便于對7段顯示譯碼器的設(shè)計(jì)學(xué)習(xí)。以附圖1-5（NO.2）為例，如圖所標(biāo)“PIO46-PIO40接g、f、e、d、c、b、a”表示PIO46、PIO45..PIO40分別與數(shù)碼管的7段輸入g、f、e、d、c、b、a相接。
（5）附圖1-0d是單次脈沖發(fā)生器，每按一次鍵，輸出一個脈沖。
（6）實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.5、NO.、NO.5B和NO.5C是同一種電路結(jié)構(gòu)。
（7）附圖1-0e是琴鍵式信號發(fā)生器，當(dāng)按下鍵時，輸出為高電平，對應(yīng)的發(fā)光管發(fā)亮；
當(dāng)松開鍵時，輸出為高電平。此鍵的功能可用于手動控制脈沖的寬度。具有琴鍵式信號發(fā)生器的實(shí)驗(yàn)結(jié)構(gòu)圖是NO.3。

附圖1-1 GW48實(shí)驗(yàn)開發(fā)系統(tǒng)的板面結(jié)構(gòu)圖

附圖1-2 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.0

附圖1-3 實(shí)驗(yàn)電路結(jié)構(gòu)圖

附圖1-4 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.2

附圖1-5 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.3

附圖1-6 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.4

附圖1-7 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.5

附圖1-8 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.6

附圖1-9 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.7

附圖1-10 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.8

附圖1-11 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.9

附圖1-12 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.

附圖1-13 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.5B

附圖1-14 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.B

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