計(jì)算機(jī)組成原理與系統(tǒng)結(jié)構(gòu)實(shí)驗(yàn)箱
型號(hào)：AODD-JD-CPTH+
計(jì)算機(jī)組成原理與系統(tǒng)結(jié)構(gòu)實(shí)驗(yàn)箱
一、系統(tǒng)簡(jiǎn)介
AODD-JD-CPTH+是我公司吸收了*的計(jì)算機(jī)組成原理實(shí)驗(yàn)儀的優(yōu)點(diǎn),研制開發(fā)的一款八位、十六位兼容設(shè)計(jì)的計(jì)算機(jī)組成原理和系統(tǒng)結(jié)構(gòu)實(shí)驗(yàn)儀，系統(tǒng)由八位機(jī)主板和十六位機(jī)擴(kuò)展實(shí)驗(yàn)板組成，主板以八位機(jī)模式，用TTL74系列器件加多片在線可編程CPLD構(gòu)建模型機(jī)部件，大大提高了實(shí)驗(yàn)系統(tǒng)可靠性和二次開發(fā)的靈活性,讓學(xué)生以可視方式觀察CPU內(nèi)各部件工作過程和模型機(jī)的實(shí)現(xiàn)。擴(kuò)展實(shí)驗(yàn)板以十六位機(jī)模式，用12萬門EP1C6芯片構(gòu)建模型機(jī)所有部件，并配置64K×16位存儲(chǔ)器，通過VHDL語言編程，可設(shè)計(jì)16位機(jī)的部件和模型機(jī)，學(xué)生將設(shè)計(jì)好的電路下載到FPGA芯片上，實(shí)現(xiàn)16位機(jī)的部件和模型機(jī)功能；也可完成其它設(shè)計(jì)性實(shí)驗(yàn)和課程設(shè)計(jì)實(shí)驗(yàn)。在對(duì)八位機(jī)了解的基礎(chǔ)上，讓學(xué)生對(duì)十六位計(jì)算機(jī)組成原理有更深刻的理解，實(shí)現(xiàn)質(zhì)的飛躍，為FPGA設(shè)計(jì)CPU打下堅(jiān)實(shí)基礎(chǔ)。滿足不同層次的教學(xué)的需求。系統(tǒng)軟件提供了詳盡的信息窗口、運(yùn)行圖表和多類幫助信息,使教學(xué)的過程輕松自如。
計(jì)算機(jī)組成原理與系統(tǒng)結(jié)構(gòu)實(shí)驗(yàn)箱
二、系統(tǒng)特點(diǎn)
（1）先進(jìn)的硬件設(shè)計(jì)，充分展示計(jì)算機(jī)結(jié)構(gòu)模型，每個(gè)模塊均有數(shù)碼管實(shí)時(shí)監(jiān)視，模塊間線條明快，數(shù)據(jù)/指令流向一目了然。
（2）完善的硬件配置，實(shí)驗(yàn)電路以分立器件為主，同時(shí)配備CPLD，支持部分模塊的重構(gòu)。
（3）開放的軟硬件設(shè)計(jì)，支持用戶新建指令/微指令的系統(tǒng)設(shè)計(jì)。
（4）控制器的有機(jī)結(jié)合，只需撥動(dòng)選擇開關(guān)，就可實(shí)現(xiàn)微程序或組合邏輯控制的切換。
（5）提供多種工作方式，支持手動(dòng)、脫機(jī)、聯(lián)機(jī)。
（6）提供三總線接口和鎖緊插座，支持I/O擴(kuò)展。
（7）提供多種指令系統(tǒng)，支持基本模型機(jī)、指令流水線、RISC模型機(jī)實(shí)驗(yàn)。
計(jì)算機(jī)組成原理與系統(tǒng)結(jié)構(gòu)實(shí)驗(yàn)箱
（8）強(qiáng)大的指令功能，支持多種尋址方式和中斷、子程序調(diào)用等。
（9）豐富的調(diào)試手段，具有單步、微單步、運(yùn)行、暫停等功能。
（10）提供聯(lián)機(jī)調(diào)試軟件，自帶編譯器、支持匯編語言源程序調(diào)試，圖形化動(dòng)態(tài)顯示計(jì)算機(jī)結(jié)構(gòu)模型的數(shù)據(jù)/指令流向,操作歷史記錄狀態(tài)顯示，方便用戶查找歷史記錄。
（11）提供30路邏輯分析波形圖（示波器）,可讓學(xué)生在實(shí)驗(yàn)時(shí)實(shí)時(shí)地觀測(cè)到指令與時(shí)序的關(guān)系，可有效的提高教學(xué)效果。
（12）實(shí)驗(yàn)儀提供LCD液晶顯示，通過實(shí)驗(yàn)儀或PC機(jī)鍵盤,在線動(dòng)態(tài)修改寄存器、程序/微程序計(jì)數(shù)器、程序/微程序存貯器的內(nèi)容。
